Kỹ thuật xung - Số (Slide)

1Chương 3 KỸ THUẬT XUNG - SỐ3.1 Khái niệm chung 3.1.1. Các tham số chủ yếu h. Hệ số lấp đầy Um 0,9Um 0,1Um ttr tđ ts tx U t T t xg. Thời gian nghỉ là khoảng trống giữa hai xung liên tiếp. e. Chu kỳ xung là khoảng thời gian lặp lại giá trị tương ứng. a. Biên độ xung Um là giá trị lớn nhất. d. Độ sụt đỉnh xung: khi xung biến thiên trên mức 0,9 Um. c. Độ rộng xung: khi xung biến thiên trên mức 0,1Um. b. Độ rộng sườn trước và sườn sau: khi xung biến thiên trong khoảng 0,1 đến 0,9 Um. 23.1.2. Chế độ khóa của tranzito a. Yêu cầu cơ bản • Chế độ khóa có điểm làm việc nằm ngoài đoạn NM trên đường tải tĩnh đã nêu ở chương khuếch đại. • Dùng T làm khóa có tốc độ chuyển mạch cao, không có tia lửa điện. • Khi dùng T làm khóa thì có hai trạng thái khác biệt: b. Độ dự trữ chống nhiễu Ở mức cao: SH=U ra khóa- UH Ở mức thấp: SL=U ra mở- UL UH UL U ra U vào Cấm bão hòa Thông bão hòa • Độ dự trữ chống nhiễu càng lớn càng tốt. • Muốn nâng cao độ dự trữ chống nhiễu? • Tăng độ dốc đặc tuyến dùng IC thuật toán. Ura thế cao khi Uv thế thấp Ura thế thấp khi Uv thế cao Mức thế cao kí hiệu là UH Mức thế thâp kí hiệu là UL 33.2. Các mạch không đồng bộ hai trạng thái ổn định • Các mạch điện có hai trạng thái ổn định bền ở đầu ra theo thời gian là phần tử cơ bản cấu trúc nên một ô nhớ thông tin nhị phân. Mạch điện loại này còn có tên gọi là Trigơ. §Çu vµo §Çu ra Rn Sn Qn+1 n+1 0 0 Qn n 0 1 1 0 1 0 0 1 1 1 x x 3.2.1. Trigơ đối xứng (RS) a. Sơ đồ c. Bảng trạng thái b. Hoạt động: Xem EWB 43.2.2. Trigơ Smit b. Hoạt động Uvào tăng từ một trị số rất âm... c. Đặc tuyến truyền đạt Nếu U vào là tín hiệu hình sin thì lối ra có dạng xung vuông. (Thí nghiệm trên Work Bench) Nếu dung IC thuật toán, đường đặc tuyến có tính đối xứng qua 0. Ura Uvao 0 Ungắt UđóngUra min Ura max Uvào giảm từ một trị số rất dương... a. Sơ đồ 5 63.3. Mạch không đồng bộ một trạng thái ổn định Đặc điểm: Mạch có một trạng thái ổn định bền. Trạng thái thứ hai chỉ ổn định trong một khoảng thời gian nhất định phụ thuộc vào tham số của mạch. 3.3.1. Đa hài đợi a. Sơ đồ • Thời gian phát xung Tx=RCln2 • Chu kỳ xung do Uvào quyết định b. Hoạt động c. Giản đồ thời gian Xem: Da hai doi dung t.ewb 7b. Hoạt động (phân tích chi tiết) • Khi cấp nguồn, tụ C nạp điện qua Rc và BE của T2 làm T2 thông. Ura ở thế thấp qua R1 và R2 phân cực cho T1 làm T1 cấm. + - • Hệ ở trạng thái ổn định đợi. 8b. Hoạt động (phân tích chi tiết) • Khi có xung dương qua R2 làm T1 thông, tụ C phóng điện qua R và T1 làm T2 cấm. Ura ở thế cao. Dòng phóng giảm dần, đến lúc T2 thông trở lại. Lối ra có 1 xung. • Hệ về trạng thái ổn định đợi. 93.4. Mạch không đồng bộ hai trạng thái không ổn định (đa hài tự dao động) 3.4.1. Đa hài dùng tranzito a. Sơ đồ • So sánh với mạch dùng MOSFET111 CR7,02lnRC  222 CR7,02lnRC  b. Hoạt động c. Giản đồ thời gian Xem: Da hai doi t bipola.ewb Chu kỳ xung ra: T=1+ 2 Trong đó 10 Ub và Uc của T2 11 Ub và Uc của T1 12 So sánh với kết quả trong sách giáo khoa? Giải thích? 13 Tín hiệu ra luôn ngược pha nhau. 14 Đối chiếu cấu trúc mạch khi dùng tranzito trường • Xem dạng tín hiệu và xét quá trình quá độ. So sánh. 15 Dùng tranzito trường tạo được sườn trước của xung tốt hơn. Chú ý các điện trở phân cực. 16 Mạch dao động Blocking • Là một mạch tự dao động nhưng có hệ số hồi tiếp dương mạnh. • Do hồi tiếp mạnh nên thời gian phát xung tx rất ngắn so với thời gian hồi phục thph. • tx << thph nên công suất xung rất lớn. • Trong sơ đồ bên, hệ số hồi tiếp do tỉ lệ biến áp quyết định. • Hồi tiếp dương do cách nối đầu dây thứ cấp biến áp. • tx phụ thuộc vào  của T và các tham số linh kiện trong mạch phản hồi. • thph phụ thuộc chủ yếu vào RC. 17 3.7. Cơ sở đại số logic và các phần tử logic cơ bản 3.7.1. Cơ sở đại số logic a. Hệ tiên đề và định lý 4 quy tắc của phép cộng x+0=x x+x=x x+1=1 x+=1 Mô tả như hai công tắc mắc // 4 quy tắc của phép nhân x.0=0 x.x=x x.1=x x.  =0 Mô tả như hai công tắc mắc nối tiếp 2 quy tắc của phép phủ định Định luật kết hợp x+y+z = (x+y)+z = x+(y+z) xyz = (xy)z = x(yz) Định luật phân bố x(y+z) = xy + xz Định lí: x.y+x. =x x(+y)=xy x+xy=x (x+y)(x+z)=x+yz x(x+y)=x x+y=x+y Định lí Demorgan    ...zyxF...z.y.xF     ...z.y.xF...zyxF  zyxz.y.x  z.y.xzyx  Ví dụ:xx  Định luật hoán vị x+y=y+x; xy=yx   xx  18 3.7.2. Các phần tử logic cơ bản a. Phủ định logic-NO - Hàm: FNO =  - Kí hiệu quy ước x FNO 0 1 1 0 -Bảng trạng thái - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x. Kênh B là tín hiệu ra FNO. Sơ đồ thí nghiệm 19 b. Phần tử và-AND - Hàm: FAND = x1 x2 x3.... - Kí hiệu quy ước - Bảng trạng thái x1 x2 FAND 0 0 1 1 0 1 0 1 0 0 0 1 - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 Kênh C là tín hiệu ra FAND. 20 c. Phần tử hoặc-OR - Hàm: FOR = x1+ x2+ x3+.... - Kí hiệu quy ước - Bảng trạng thái x1 x2 FOR 0 0 1 1 0 1 0 1 0 1 1 1 - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 Kênh C là tín hiệu ra FOR. 21 d. Phần tử và- phủ định-NAND x1 x2 FNAND 0 0 1 1 0 1 0 1 1 1 1 0 - Hàm: - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 Kênh C là tín hiệu ra FNAND. - Kí hiệu quy ước - Bảng trạng thái ...321NAND x.x.xF  22 e. Phần tử hoặc-phủ định-NOR - Kí hiệu quy ước x1 x2 FNOR 0 0 1 1 0 1 0 1 1 0 0 0 - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 Kênh C là tín hiệu ra FNOR. - Bảng trạng thái ...xxxF 321NOR - Hàm: 23 3.7.3. Các thông số đặc trưng của IC logic • Thời gian trễ trung bình khi truyền qua tín hiệu xung (cực nhanh, nhanh, trung bình, chậm). • Khả năng sử dụng:Số đầu vào m và hệ số phân tải đầu ra n. • Mức điện áp (xem WorkBench) • Tính tương hỗ giữa các phần tử logic khi chuyển qua lại giữa logic dương và logic âm • Tra cứu các IC logic trong Work Bench 2 tt tre    24 3.8. Các phần tử logic thông dụng - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 Kênh C là tín hiệu ra Ftđ. x1 x2 Ft® 0 0 1 1 0 1 0 1 1 0 0 1  - Hàm: Ftđ = x1 x2+ 12 Ftđ=1khi các biến vào cùng giá trị Ftđ=0 khi các biến vào khác giá trị - Kí hiệu quy ước - Bảng trạng thái 3.8.1. Phần tử tương đương 25 So sánh cấu trúc Ftđ bằng AND và AND cùng NOT 26 - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 Kênh C là tín hiệu ra Fkd. 3.8.2. Phần tử khác dấu (cộng modun2) x1 x2 Fkd 0 0 1 1 0 1 0 1 0 1 1 0  - Hàm: Fkd=x1 2 + 1 x2= x1  x2 Fkd=1khi các biến vào khác giá trị Fkd=0khi các biến vào cùng giá trị - Kí hiệu quy ước - Bảng trạng thái 27 3.9. HỆ LOGIC THÔNG DỤNG 3.9.1. Các trigơ số • Trigơ số có hai trạng thái ổn định bền có thể được cấu tạo từ hai phần tử NAND hay hai phần tử NOR trong một vòng phản hồi kín. a. Trigơ RS - Cấu tạo - Hệ phương trình:    Q R S  Q n n Qn+1 0 0 1 1 0 1 0 1 cÊm 1 0 Qn Sn Rn Qn+1 0 0 1 1 0 1 0 1 Qn 0 1 cÊm - Bảng trạng thái: Q.RQ  Q.SQ  QRQ  QSQ  28 - Sơ đồ mạch thí nghiệm -Reset viết tắt R, Set viết tắt S. -Giản đồ tín hiệu minh họa hoạt động của trigơ RS. Q  R S Trạng thái tương lai ở lối ra (Qn+1) phụ thuộc vào trạng thái hiện tại (Qn) và các giá trị xác định khác nhau của các biến lối vào R, S. 29 Bảng mạch thí nghiệm các phần tử logic cơ bản*** Mặt trước bảng mạch thí nghiệm 30 Bảng mạch thí nghiệm các phần tử logic cơ bản*** Mặt sau bảng mạch thí nghiệm 31 Bảng mạch thí nghiệm các phần tử logic cơ bản** • Mặt trước bảng mạch thí nghiệm khảo sát các phần tử logic 32 Bảng mạch thí nghiệm các phần tử logic cơ bản* • Mặt sau bảng mạch thí nghiệm khảo sát các phần tử logic 33 Bảng mạch thí nghiệm các phần tử logic cơ bản • Lập bảng trạng thái của mạch NOR trên IC 74LS02 và mạch OR trên IC 74LS32. 34 Xin cảm ơn toàn lớp đã chú ý học tập môn này. Hy vọng có được kết quả tốt nhất trong bài thi!