Bài giảng vi xử lý Chương 2: Phần cứng họ MCS-51

guồn nghỉ khi được đặt, chỉ thoát nếu có ngắt hoặc reset. • Chế độ nguồn giảm (PD =1): cần cỡ 2V + Mạch dao động trên chip ngừng hoạt động. + Mọi chức năng ngừng hoạt động. + Nội dung các RAM trên chip được duy trì. + Các chân port được duy trì ở mức logic của chúng. + ALE và PSEN được giữ ở mức thấp. • Chế độ nghỉ (IDL = 1) + Tín hiệu clock nội khóa không cho đến CPU nhưng không khóa đối với các chức năng ngắt, định thời và port nối tiếp. + Nội dung của tất cả các thanh ghi được duy trì. + ALE và PSEN được giữ ở mức cao. 10 Bài giảng VI XỬ LÝ Chương 2: Phần cứng họ MCS-51 VII. BỘ NHỚ NGOÀI - 8051 có khả năng mở rộng bộ nhớ lên đến 64K bộ nhớ chương trình ngoài và 64K bộ nhớ dữ liệu ngoài. Do đó có thể dùng thêm ROM, RAM và các IC giao tiếp ngoại vi như 74573, 74244, 74245… nếu cần. - Khi dùng bộ ngớ ngoài, port 0 được dồn kênh giữa bus địa chỉ (A0 ÷ A7) và bus dữ liệu (D0 ÷ D7), port 2 thường dùng làm byte cao của bus địa chỉ (A8 ÷ A15). - Ngõ ra ALE chốt byte thấp của địa chỉ ở mỗi nửa đầu chu kỳ bộ nhớ (nửa sau chu kỳ bộ nhớ port 0 được dùng làm bus dữ liệu). A8 ÷ A15 A0 ÷ A7 D0 ÷ D7 Port 2 Port 0 1 chu kỳ bộ nhớ Hình 2.9 1. Truy xuất bộ nhớ chương trình ngoài - Tín hiệu EA được tích cực ( EA = 0). - Tín hiệu PSEN nối với OE để cho phép đọc bộ nhớ chương trình ngoài. Ví dụ: Kết nối phần cứng 8051 với bộ nhớ ngoài EPROM 64K như sau: 74HC373 A7-A0 A15-A8 D Q GALE 2Port EA 0Port PSEN OE EPROM D7-D0 8051 CS Hình 2.10 - Trong một chu kỳ máy điển hình, ALE có 2 xung và do đó có thể đọc 2 byte của lệnh từ bộ nhớ chương trình (nếu lệnh chỉ có 1 byte thì byte thứ hai được loại bỏ). Giản đồ thời gian của chu kỳ tìm-nạp lệnh ở bộ nhớ chương trình ngoài như sau: Hình 2.11 11 Bài giảng VI XỬ LÝ Chương 2: Phần cứng họ MCS-51 2. Truy xuất bộ nhớ dữ liệu ngoài - Cho phép đọc/ghi bởi các tín hiệu RD / WR . - Lệnh dùng để truy xuất bộ nhớ dữ liệu ngoài là MOVX, sử dụng DPTR hay R0/R1 để chứa địa chỉ dữ liệu. - RAM ngoài có thể giao tiếp với 8051 theo cùng cách như EPROM ngoại trừ đường RD nối với đường cho phép xuất OE và đường WR nối với đường ghi WR của RAM. - Trong trường hợp chỉ có một lượng nhỏ bộ nhớ dữ liệu ngoài (không có bộ nhớ chương trình ngoài) có thể dùng địa chỉ 8 bit để tạo trang bộ nhớ 256 byte. Ví dụ: Giao tiếp giữa 8051 và RAM 1K ngoài được kết nối như sau: A7-A0D Q G 74HC373 D7-D0 ALE EA 0Port P2.0 PSEN CS (1KB) RAM8051 P2.1 WR RD WR OE A8 A9 NC Hình 2.12 Giản đồ thời gian của chu kỳ đọc và ghi bộ nhớ dữ liệu ngoài như sau: Hình 2.13 Hình 2.14 12 Bài giảng VI XỬ LÝ Chương 2: Phần cứng họ MCS-51 3. Giải mã địa chỉ Bus dữ liệu Bus địa chỉ A0-A12 D0-D7 A0-A12 2764 EPROM (8KB) CS OE D0-D7 A0-A12 6264 RAM (8KB) WR CS OE A14 74LS138 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2A G2B CS A15 VCC A13 0 A0-A12 CS CSCS /WR /RD/PSEN Chọn các EPROM/RAM khác Hình 2.15 - Được dùng trong trường hợp cần phải giao tiếp nhiều ROM và/hoặc nhiều RAM. Do các chip cùng nối vào bus dữ liệu của vi điều khiển nên cần có mạch giải mã để đảm bảo tại mỗi thời điểm chỉ có một chip được chọn nối với bus dữ liệu, các chip khác xem như hở mạch. - Một IC giải mã điển hình là 74138 (giải mã 3 → 8). 4. Xếp chồng không gian bộ nhớ chương trình và dữ liệu - Dùng RAM vừa làm bộ nhớ chương trình vừa làm bộ nhớ dữ liệu. - Mạch trình bày ở hình sau cho phép RAM được ghi như là bộ nhớ dữ liệu và được đọc như là bộ nhớ chương trình hoặc dữ liệu. Do đó một chương trình có thể được nạp vào RAM (bằng cách ghi vào RAM như bộ nhớ dữ liệu) và được thực thi (bằng cách truy xuất như bộ nhớ chương trình). RAM PSEN RD WR OE WR Hình 2.16 Vì PSEN được dùng để đọc bộ nhớ chương trình và RD được dùng để đọc bộ nhớ dữ liệu nên một RAM có thể dùng làm không gian nhớ chương trình và dữ liệu bằng cách nối chân OE tới ngõ ra cổng AND có các ngõ vào là PSEN và RD . VIII. HOẠT ĐỘNG RESET - 8051 được reset bằng cách giữ chân RST ở mức cao tối thiểu 2 chu kỳ máy và sau đó chuyển về mức thấp. - Bảng trạng thái các thanh ghi sau khi reset: Thanh ghi Nội dung Bộ đếm chương trình PC 0000H Thanh ghi tích luỹ A 00H Thanh ghi B 00H Từ trạng thái chương trình PSW 00H 13 Bài giảng VI XỬ LÝ Chương 2: Phần cứng họ MCS-51 Con trỏ stack SP 07H Con trỏ dữ liệu DPTR 0000H Port 0 – 3 FFH Thanh ghi ưu tiên ngắt IP xxx00000B (8031/8051) xx000000B (8032/8052) Thanh ghi cho phép ngắt IE 0xx00000B (8031/8051) 0x000000B (8032/8052) Các thanh ghi định thời 00H Thanh ghi điều khiển nối tiếp SCON 00H Bộ đệm dữ liệu nối tiếp SBUF 00H Thanh ghi điều khiển nguồn PCON (HMOS) (CMOS) 0xxxxxxxB 0xxx0000B Bảng 2.4: Trạng thái các thanh ghi sau khi reset. - Mạch reset tiêu biểu: IX. CÁC CẢI TIẾN CỦA 8032/8052 Các vi mạch 8032/8052 có hai cải tiến so với 8031/8051. Một là có thêm 128 byte RAM trên chip. Các địa chỉ này trùng với các thanh ghi chức năng đặc biệt, tuy nhiên không xảy ra xung đột vì các byte RAM này chỉ có thể truy xuất bằng cách dùng kiểu định địa chỉ gián tiếp. Ví dụ: MOV A,0F0H ; chép nội dung thanh ghi B vào thanh ghi A MOV R0,#0F0H MOV A,@R0 ; chép nội dung tại địa chỉ RAM là F0H vào thanh ghi A Cải tiến thứ hai là có thêm một bộ định thời 16-bit. Bộ định thời 2 này được lập trình nhờ vào 5 thanh ghi chức năng đặc biệt thêm vào. Thanh ghi Địa chỉ Mô tả Địa chỉ bit T2CON C8H Điều khiển Có RCAP2L CAH Nhận byte thấp Không RCAP2H CBH Nhận byte cao Không TL2 CCH Byte thấp của timer 2 Không TH2 CDH Byte cao của timer 2 Không Bảng 2.5: Các thanh ghi của bộ định thời 2. +5V 8.2K Reset 100 0 + 10uF RST a/ Tác động bằng tay + 10uF +5V RST 8.2K 0 b/ Tác động khi mở nguồn Hình 2.17 14 Bài giảng VI XỬ LÝ Chương 2: Phần cứng họ MCS-51 CÂU HỎI VÀ BÀI TẬP CHƯƠNG 2 2.1. Giá trị của con trỏ stack (SP) của 8051 ngay sau khi khởi động hệ thống là bao nhiêu? Vùng stack bắt đầu từ đâu? 2.2. Mô tả cách để chọn bank thanh ghi tích cực là bank 3? 2.3. Nếu tần số dao động thạch anh cấp cho 8051 là 4MHz thì thời gian của một chu kỳ máy (TM) là bao nhiêu? 2.4. Nếu tần số dao động thạch anh cấp cho 8051 là 10MHz thì tần số của tín hiệu trên chân ALE là bao nhiêu (nếu không dùng lệnh MOVX)? 2.5. Nếu tần số dao động thạch anh cấp cho 8051 là 8MHz thì thời gian tối thiểu mà chân RST phải ở mức cao là bao nhiêu để tạo tín hiệu reset hệ thống? 2.6. Kể tên các tín hiệu điều khiển của 8051 được dùng để truy xuất EPROM ngoài và RAM ngoài. 2.7. Địa chỉ bit của bit MSB tại địa chỉ byte 25H trong RAM nội của 8051 là gì? 2.8. Nêu sự khác nhau giữa chế độ nguồn nghỉ và chế độ nguồn giảm của 8051? 2.9. Xác định bảng phân vùng địa chỉ cho mỗi chip nhớ trong hệ thống sau (ghi rõ địa chỉ bắt đầu và địa chỉ kết thúc) : − 1 ROM 16 KB bắt đầu từ địa chỉ 0000H − 2 RAM 8 KB bắt đầu từ địa chỉ 4000H − 2 ROM 4 KB bắt đầu từ địa chỉ 8000H − 4 RAM 2 KB bắt đầu từ địa chỉ A000H − 8 RAM 1 KB bắt đầu từ địa chỉ C000H 2.10. Xác định bảng phân vùng địa chỉ cho các tín hiệu chọn chip ( CSx ) ứng với các mạch giải mã địa chỉ sau : 0CS CS1 CS2 CS3 CS4 CS5 CS6 CS7 A10 A11 A12 A15 A14 A13 74LS138 1 2 3 15 14 13 12 11 10 9 7 6 4 5 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2A G2B U1 Hình a 2.11. Thiết kế kit 8031 với 1 chip ROM chương trình ngoài 8 KB và 2 chip RAM dữ liệu ngoài 8KB: − Vẽ sơ đồ mạch giải mã địa chỉ tạo tín hiệu chọn chip (tích cực mức thấp) và bảng phân vùng địa chỉ tương ứng. − Vẽ sơ đồ kết nối hoàn chỉnh của kit trên. 2.12. Thiết kế kit 8051 với 4 chip RAM 16KB: − Vẽ sơ đồ mạch giải mã địa chỉ tạo tín hiệu chọn chip (tích cực mức thấp) và bảng phân vùng địa chỉ tương ứng. − Vẽ sơ đồ kết nối hoàn chỉnh của kit trên. 15 Bài giảng VI XỬ LÝ Chương 2: Phần cứng họ MCS-51 2.13. Thiết kế kit 8031 với 1 chip ROM chương trình ngoài 8 KB, 2 chip RAM 8 KB, 2 I/O xuất (2 IC 74373) và 1 I/O nhập (IC 74244): − Vẽ sơ đồ mạch giải mã địa chỉ tạo tín hiệu chọn chip (tích cực mức thấp) và bảng phân vùng địa chỉ tương ứng. − Vẽ sơ đồ kết nối hoàn chỉnh của kit trên. Sơ đồ chân và bảng hoạt động tương ứng của các IC 74244 và 74373: 2.14. Thiết kế mạch giải mã và xác định bảng phân vùng địa chỉ cho bộ nhớ gồm: 2 ROM 2 KB, 1 ROM 4 KB và 1 RAM 8 KB. 2.15. Thiết kế mạch giải mã địa chỉ tạo tín hiệu chọn chip (tích cực mức thấp) cho các bộ nhớ RAM theo bảng phân vùng địa chỉ: Tín hiệu chọn chip Vùng địa chỉ CS0 0000H ÷ 0FFFH CS1 1000H ÷ 2FFFH CS2 3000H ÷ 6FFFH CS3 7000H ÷ EFFFH 2.16. Sử dụng IC 74138 và các cổng logic cần thiết để thiết kế mạch giải mã địa chỉ tạo tín hiệu chọn chip (tích cực mức thấp) theo bảng phân vùng địa chỉ sau (không quan tâm đến đặc tính truy xuất): Tín hiệu chọn chip Vùng địa chỉ CS0 F000H ÷ F3FFH CS1 F400H ÷ F7FFH CS2 F800H ÷ FBFFH CS3 FC00H ÷ FFFFH 16